网络处理器高速AES协处理器设计

• 作 者: 秋小强 蔡觉平
• 机 构: 西安电子科技大学微电子学院
• 出 处: 计算机应用
• 发表日期: 2007年12期
• 关键词: 高级加密标准 查找表 流水线 现场可编程门阵列 Advanced Encryption Standard （AES） Look Up Table （LUT）

针对高速网络处理器Gbps的加密要求,提出了一种快速AES加密算法的FPGA实现方案。在存储空间和数据访问时间等方面采用了T盒和分级地址译码,提高了硬件算法的并行度,使加密算法执行速度显著提高。以Xilinx Virtex2系列中的XC2V2000为目标芯片,综合仿真最高频率可达179.6 MHz,最大的数据吞吐量可达22.99Gbps。