【摘 要】
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提出一种可以表征STI型LDMOS器件各个区域界面陷阱密度分布的测试方法——MR-DCIV,利用该方法得到包括LDMOS器件的沟道区、积累区和漂移区在内的LDMOS器件界面陷阱密度在多种
【机 构】
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北京大学微电子学研究院,教育部微电子器件与电路重点实验室,
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提出一种可以表征STI型LDMOS器件各个区域界面陷阱密度分布的测试方法——MR-DCIV,利用该方法得到包括LDMOS器件的沟道区、积累区和漂移区在内的LDMOS器件界面陷阱密度在多种热载流子应力条件下的产生退化规律。针对界面陷阱的位置对LDMOS器件电学特性的影响进行分析,结果显示,在最大衬底电流应力模式下,产生的导通电阻退化最为严重,从而揭示不同于传统MOSFET器件导致LDMOS器件热载流子退化的机理。
In this paper, a method of MR-DCIV, which can characterize the trap density distribution in the interface of STI LDMOS devices, is presented. The trap density of LDMOS devices including the channel region, accumulation region and drift region of LDMOS device is A variety of hot carrier stress conditions produce degradation. The influence of the location of the interface traps on the electrical characteristics of the LDMOS device is analyzed. The results show that the worst-case on-resistance degradation occurs in the maximum substrate current stress mode, revealing the difference between the LDMOS device hot carrier Degradation mechanism.
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