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为解决时序电路由于存在反馈环很难实现外部演化的问题,提出了利用HDL仿真器对电路进行适应度评估,进而实现时序电路演化的方法。通过建立带反馈线的门级电路模型,将电路连接形式与电路的数学编码一一对应起来;根据电路编码写出相应的VHDL代码文件,调用ModelSim仿真软件对其进行仿真评估,得出个体适应度指导下一步演化进行。仿真实验结果表明,该方法实现了时序电路演化设计的完全自主运行,具有较好的通用性。