【摘 要】
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从理论上说,时钟频率同步倍增是一项可以轻而易举完成的工作。一个简单的PLL(锁相环)和2个数字分频器——一个加在VCO(压控振荡器)之后,另一个直接加在鉴相器的输入端上——
【机 构】
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University of Mining and Metallurgy Krakow,Poland,
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从理论上说,时钟频率同步倍增是一项可以轻而易举完成的工作。一个简单的PLL(锁相环)和2个数字分频器——一个加在VCO(压控振荡器)之后,另一个直接加在鉴相器的输入端上——就可完成这项工作。这种配置十分灵活,可使时钟频率增大到任何有理数倍。
In theory, clock frequency doubling is an easy task to do. A simple PLL (Phase Locked Loop) and two digital dividers - one added to the VCO (Voltage Controlled Oscillator) and the other directly to the phase detector input - can do the job . This configuration is very flexible, the clock frequency can be increased to any reasonable multiple.
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