用全自对准方法制作超低导通电阻的功率MOS FET

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本文论证了用全自对准加工方法制作超低导通电阻的功率MOSFET。新方法的特点是大部分工艺步骤,例如:沟道形式,栅的确定,和开接触孔等,通过一次光刻步骤来进行。这就容许封装密度显著增加,从而使得沟道电阻减小。 用4微米间距版图方案的新加工方法已经实现了单位面积为50cm/mm~2的棚宽,此值比常规VDMOSFET至少大四倍。实验制作器件的总栅宽在3.8mm×4.0mm芯片内为480cm,导通电阻为9mΩ,击穿电压为30V,导通电阻与面积的乘积为137mΩ·mm~2,是截至目前为止报导的最小值。 This article demonstrates the fabrication of ultra-low on-resistance power MOSFETs with self-aligned processing methods. The new method is characterized by most of the process steps, such as channel formation, gate determination, and open contact holes, etc., through a photolithography step. This allows a significant increase in packing density, resulting in a reduction of the channel resistance. A new method of processing with a 4 micron pitch layout scheme has achieved a shelf width of 50 cm / mm ~ 2, which is at least four times larger than a conventional VDMOSFET. The experimentally fabricated device has a total gate width of 480 cm in a 3.8 mm × 4.0 mm chip, an on-resistance of 9 mΩ, a breakdown voltage of 30V, and a product of on-resistance and area of ​​137 mΩ · mm~2, reported up to now Minimum
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