【摘 要】
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为了提高集成电路验证系统的性能,提出一种面向Verilog描述的寄存器传输级（RTL）电路验证方法.该方法将验证问题转化为RTL可满足性问题,并采用基于混合布尔可满足性问题（SAT）的求
【机 构】
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浙江大学超大规模集成电路设计研究所
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为了提高集成电路验证系统的性能,提出一种面向Verilog描述的寄存器传输级（RTL）电路验证方法.该方法将验证问题转化为RTL可满足性问题,并采用基于混合布尔可满足性问题（SAT）的求解器.与传统方法相比,其综合引擎取消了算术电路逻辑的实现,保留了电路特性及其优化信息.因为所需的待验证模型的抽象层次较高,综合系统所花的综合时间较少,尤其是验证引擎不需要处理较低级别的验证细节,由此大大提升了系统性能.不同规模的加法器实验结果表明,基于混合SAT引擎的RTL验证流程较传统流程有明显优势,对复杂电路的验证时间
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