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Cadence与中芯国际宣布，两家公司已经联合开发出低功耗数字设计参考流程，支持SMIC先进的90纳米工艺技术。该设计参考流程包含对Cadence Encounter时序系统的支持，以满足设计师为计算机、消费电子、网络及无线产品市场开发集成电路越来越高的需求。
该设计参考流程结合了Cadence Encounter数字IC设计平台和Cadence可制造性设计(DFM)技术，攻克了低功耗、复杂的层次设计、时序及信号集成(S1)签收等纳米设计的挑战。Cadence作为最早与SMIC合作的电子设计自动化公司之一，与SMIC一起推出了90纳米Encounter低功耗系统级芯片设计参考流程。Cadence的新技术如Encounter时序系统已结合到该流程中，用于静态时序分析(STA)签收。
据介绍，这套“SMlC-Cadence设计参考流程”是一套完整的Encounter低功耗系统级芯片设计参考流程，其重点在在于90纳米系统级芯片(SoC)的高效能源利用。它对功耗问题的优化贯穿了所有必要的设计步骤，包括逻辑综合、模拟、测试设计、等价性检验、芯片虚拟原型、物理实现和完成签收分析。此外，该流程为设计师提供了一个全面的平台，强调快速、精确与自动时序、功耗与SI收敛，提高了Encounter的低功耗性能。它解决了层次模块分割、物理时序优化、3—DRC提取、电压降、泄漏和动态功耗优化、信号干扰故障和延迟分析等问题。
该设计参考流程结合了Cadence Encounter数字IC设计平台和Cadence可制造性设计(DFM)技术，攻克了低功耗、复杂的层次设计、时序及信号集成(S1)签收等纳米设计的挑战。Cadence作为最早与SMIC合作的电子设计自动化公司之一，与SMIC一起推出了90纳米Encounter低功耗系统级芯片设计参考流程。Cadence的新技术如Encounter时序系统已结合到该流程中，用于静态时序分析(STA)签收。
据介绍，这套“SMlC-Cadence设计参考流程”是一套完整的Encounter低功耗系统级芯片设计参考流程，其重点在在于90纳米系统级芯片(SoC)的高效能源利用。它对功耗问题的优化贯穿了所有必要的设计步骤，包括逻辑综合、模拟、测试设计、等价性检验、芯片虚拟原型、物理实现和完成签收分析。此外，该流程为设计师提供了一个全面的平台，强调快速、精确与自动时序、功耗与SI收敛，提高了Encounter的低功耗性能。它解决了层次模块分割、物理时序优化、3—DRC提取、电压降、泄漏和动态功耗优化、信号干扰故障和延迟分析等问题。