【摘 要】
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提出一种能快速收敛并具有鲁棒性的流水线模数转换器(ADC)数字校准方法。设计的ADC采用12级1.5位/级MDAC和一个6位高精度SAR ADC的结构。采用Altera FPGA,对该算法进行了验证
【机 构】
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电子科技大学通信与信息工程学院,模拟集成电路重点实验室,
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提出一种能快速收敛并具有鲁棒性的流水线模数转换器(ADC)数字校准方法。设计的ADC采用12级1.5位/级MDAC和一个6位高精度SAR ADC的结构。采用Altera FPGA,对该算法进行了验证。结果表明,用该方法校准的A/D转换器,在90.55MHz输入频率下,SNDR可达到84dB,DNL为-0.59/0.28LSB,INL为-0.59/0.34LSB。
A digital calibration method of pipeline analog-to-digital converter (ADC) with fast convergence and robustness is proposed. The design of the ADC uses a 12-stage 1.5-bit / level MDAC and a 6-bit precision SAR ADC structure. The algorithm is verified with Altera FPGAs. The results show that the A / D converter calibrated with this method achieves 84dB SNDR, -0.59 / 0.28LSB DNL and -0.59 / 0.34LSB INL at 90.55MHz input frequency.
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