【摘 要】
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基于0.13μm 1P5M CMOS工艺,设计了一种适用于SoC的小面积高性能PLL IP单元。采用一种新的系统环路参数设计方法,极大地减小了芯片面积。PLL的工作电压为1.2V,输出时钟频率范
【机 构】
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中国电子科技集团公司第二十四研究所,电子科技大学电子薄膜与集成器件国家重点实验室,西安电子科技大学微电子学院,重庆科技学院数理系,
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基于0.13μm 1P5M CMOS工艺,设计了一种适用于SoC的小面积高性能PLL IP单元。采用一种新的系统环路参数设计方法,极大地减小了芯片面积。PLL的工作电压为1.2V,输出时钟频率范围为36～768MHz。输出时钟频率600MHz时,时钟抖动约为3.3ps,功耗为4.2mW,芯片面积为0.036mm2。
Based on the 0.13μm 1P5M CMOS process, a small area high performance PLL IP unit designed for SoCs was designed. A new method of system loop parameter design is adopted, which greatly reduces the chip area. The operating voltage of the PLL is 1.2V and the output clock frequency range is 36 ~ 768MHz. When the output clock frequency is 600MHz, the clock jitter is about 3.3ps, the power consumption is 4.2mW, and the chip area is 0.036mm2.
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