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【摘 要】
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在CPLD/FPGA芯片编程设计时,通常需要用时钟来控制系统中各模块协调工作,如果时钟设计不当,在极限温度、电压或制造工艺偏差的情况下将导致错误的行为,并且调试困难.本文就此
【机 构】
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四川职业技术学院
【出 处】
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哈尔滨职业技术学院学报
【发表日期】
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2009年3期
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