高速浮点运算单元的FPGA实现

• 作 者: 张小妍 邵杰
• 机 构: 南京航空航天大学信息科学与技术学院
• 出 处: 信息化研究
• 发表日期: 2009年11期
• 关键词: 浮点运算 FPGA 流水线技术 floating point arithmetic FPGA pipeline

运用流水线技术对单精度浮点乘法和加法运算单元进行了优化设计。浮点加法器采用了改进的双路径结构，重点对移位单元和前导1检测单元的结构进行了优化。浮点乘法器在对被乘数进行Booth编码后，采用改进的4-2压缩器构成Wallace树，在简化逻辑的同时，提高了系统的吞吐率。经过仿真验证，在Virtex-4系列FPGA（现场可编程门阵列）上，浮点加法器的最高运行速率达到405MHz，浮点乘法器的最高运行速率达到429MHz。