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针对相位展开软件算法运算复杂的缺点,通过分析相位展开原理,提出基于FPGA的相位展开技术的硬件实现。采用加/减模块、乘法器以及除法器构成截断相位处理模块,将软件算法查找链表的思路转换成RAM存储器读写操作,利用状态机完成对存储器和截断相位处理模块的控制。采用ALTERA系列EP4CE115F29C7芯片,针对256×256和512×512的图像实现设计,最高工作频率分别达到80.22 MHz,80.45 MHz;资源消耗分别为792个和1 436个LE。采用Signal TapⅡLogic Anal