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基于三维Ｌａｐｌａｃｅ Ｓｉｌｖａｃｏ Ｉｎｔｅｒｃｏｎｎｅｃｔ３Ｄ模拟程序数据解，对互连寄生电容进行了计算，其结果用于０．２５μｍ ＣＭＯＳ技术互连延迟及串扰的ＳＰＩＣＥ模拟中。模拟结果表明，基于Ｗ／Ｐ＝０．３～０．４的布线准则可以获得最优的互连延迟与串扰（Ｃｒｏｓｓｔａｌｋ）特性，通过优化互连线及驱动管的几何尺寸可以显著地减小互连线的延迟及串扰噪声。