基于0.18μm CMOS标准单元的可编程分频器设计(英文)

• 作 者: 何小虎 胡庆生
• 机 构: 东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究所 南京210096,南京210096
• 出 处: Journal of Southeast University
• 发表日期: 2007年01期
• 关键词: 分频器 m CMOS 可编程分频器 频率综合器 标准单元 深亚微米工艺 前端设计 programmable 分频比 synthesizer

设计实现了一种应用于IEEE 802.11a收发信机的PLL频率综合器中的可编程分频器.介绍了逻辑综合、版图规划、布局布线等VLSI设计流程的关键步骤,通过将后端信息返标到前端设计工具,生成自定义线负载模型,优化了深亚微米工艺下的设计流程.可编程分频器采用Artisan TSMC 0.18μm CMOS标准单元库设计并流片.芯片内核面积为1 360.5μm2,可工作在100 ~200MHz的频率范围.测试结果表明芯片能够完成精确的分频比.

A programmable frequency divider is designed and implemented in the PLL frequency synthesizer used in IEEE 802.11a transceiver.The key steps of the VLSI design flow such as logic synthesis, layout planning, placement and routing are introduced, Standard front-end design tools to generate custom line loading models to optimize design flow in deep-submicron processes The programmable divider was designed using a Artisan TSMC 0.18μm CMOS standard cell library with a chip core area of ​​1 360.5μm2 , Can work in the frequency range of 100 ~ 200MHz.The test result shows that the chip can finish the accurate frequency division ratio.