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该文通过迭代次序的改进和有理近似的引入,提出了改进的CORDIC钟法。根据改进的CORDIC算法,实现了初等函数的快速统一运算,采用Verilog—HDL完成了16位数值协处理器IP核的设计。该IP核具有规模较小、高速和控制简单的特点,非常适合嵌入式应用。
嵌入式协处理器初等函数的快速统一实现
【摘 要】
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该文通过迭代次序的改进和有理近似的引入,提出了改进的CORDIC钟法。根据改进的CORDIC算法,实现了初等函数的快速统一运算,采用Verilog—HDL完成了16位数值协处理器IP核的设计。该IP核具有规模较小、高速和控制简单的特点,非常适合嵌入式应用。
【机 构】
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西安电子科技大学微电子研究所,西安电子科技大学计算机学院
【出 处】
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电子与信息学报
【发表日期】
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2004年02期
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