【摘 要】
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本文描述了制备高水平和高成品率MMIC的自对准栅MESFET工艺。为了降低栅电阻,在WSi耐熔栅上叠加了Ti/Au层。同时为了提高栅击穿电压和减小栅电容,采用了一种LDD(轻掺杂漏区)
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本文描述了制备高水平和高成品率MMIC的自对准栅MESFET工艺。为了降低栅电阻,在WSi耐熔栅上叠加了Ti/Au层。同时为了提高栅击穿电压和减小栅电容,采用了一种LDD(轻掺杂漏区)结构。用这种工艺制备的器件在2in片上Ⅰ_(dss)的标准偏差大约为6％。制得的0.5μm栅长FET的截止频率(f_T)为42GHz,在12GHz下,该FET的噪声系数(NF_(min))为1.25dB,NF_(min)小于1.4dB的成品率高于80％。
This article describes a self-aligned gate MESFET process for fabricating high level and high yield MMICs. In order to reduce the gate resistance, a Ti / Au layer is superimposed on the WSi refractory gate. At the same time in order to improve the gate breakdown voltage and reduce the gate capacitance, using a LDD (lightly doped drain area) structure. The device prepared in this way has a standard deviation of about 6% on a 2-inch piece. The cut-off frequency (f_T) of the fabricated 0.5μm gate-length FET was 42GHz, the noise figure (NF_ (min)) of the FET was 1.25dB at 12GHz, and the yield of NF_ (min) .
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