【摘 要】
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高速FFT处理器的实现是OFDM系统调制解调的关键问题之一,文中采用简化加法器图(RAG)算法,结合流水线操作,在现场可编程门阵列(FPGA)上构建FFT的硬件模型,能减少蝶型运算中加
【机 构】
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解放军信息工程大学国家数字交换系统工程技术研究中心,解放军信息工程大学国家数字交换系统工程技术研究中心,解放军信息工程大学国家数字交换系统工程技术研究中心 河南郑州450002,河南郑州450002,
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高速FFT处理器的实现是OFDM系统调制解调的关键问题之一,文中采用简化加法器图(RAG)算法,结合流水线操作,在现场可编程门阵列(FPGA)上构建FFT的硬件模型,能减少蝶型运算中加法器数量30%以上,极大地提高了数字信号处理速度,更适合用于子载波数较多的OFDM系统进行大量数据的处理。
The implementation of high-speed FFT processor is one of the key problems in OFDM system modulation and demodulation. In this paper, a simplified adder graph (RAG) algorithm is combined with the pipeline operation to build a hardware model of FFT on a field programmable gate array (FPGA) Reducing the number of adders in the butterfly operation by more than 30% greatly improves the digital signal processing speed and is more suitable for processing a large amount of data in an OFDM system with a large number of subcarriers.
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