时钟偏差对时钟树性能影响及其优化技术研究

• 作 者: 赵兵
• 机 构: 东南大学
• 出 处: 东南大学
• 发表日期: 2009年期
• 关键词: 集成电路设计 时钟树综合 同步电路 时钟偏差优化 时序分析 稳定性

随着集成电路最小特征尺寸不断地缩小，同步电路的时钟树设计已经成为集成电路设计中最关键的步骤之一。尽管研究表明时钟偏差可以提高电路的性能和稳定性，但当前的时钟树设计工具仍然以零时钟偏差为目标。如何有效地利用时钟偏差实现高性能的设计，是工程实践中一个亟待解决的重要课题。
本文基于实验室现有的Astro+PrimeTime时钟树综合方案，根据时钟偏差局域性特点，提出时序裕量均分的算法（TSSA）。并且成功将其嵌入到标准设计流程中，提高了电路的性能和稳定性。主要研究工作包括：
1．对Astro中不同偏差约束的时钟树性能进行研究。选取学术界经典的基准电路ISCAS89和自主研发的IP核作为研究用例，在程序运行时间和时钟树性能方面进行比较研究。研究表明以零偏差时钟树为初始架构，再进行时钟偏差优化是目前可行的设计方案。
2．根据时钟偏差局域性特点，提出时序裕量均分的优化算法（TSSA）。算法将电路抽象成约束图G（V，E），节点集合V对应电路中的触发器，有向边E代表连接两节点的组合逻辑路径。通过TSSA将关键路径及其前后级的时序裕量进行均分，从整体上提高电路的性能和稳定性。
3．使用Tcl语言实现TSSA，并将其嵌入到标准设计流程中。在PrimeTime中进行静态时序分析及关键时序路径局域性参数的提取。通过脚本衔接偏差优化前后的设计步骤，简化了设计流程，提高了设计效率。
与其他时钟偏差优化算法相比，TSSA充分利用当前成熟的零偏差时钟树综合工具，对时钟偏差只进行局部的调整。同基于零偏差的初始时钟树相比，TSSA优化的结果显示：电路性能最高提升9．1％，时序成品率最大增幅为9．3％。