【摘 要】
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随着CMOS器件的不断微缩，硅有源区面积的缩小，工艺导致的机械应力对器件的影响越来越显著，许多工艺步骤会造成有源区应力的累积。应力不仅导致器件性能对版图产生依赖性，而且带来
【机 构】
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中国科学院上海微系统与信息技术研究所
【出 处】
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中国科学院上海微系统与信息技术研究所
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随着CMOS器件的不断微缩，硅有源区面积的缩小，工艺导致的机械应力对器件的影响越来越显著，许多工艺步骤会造成有源区应力的累积。应力不仅导致器件性能对版图产生依赖性，而且带来各种可靠性问题，影响芯片的长期使用寿命。在很多情况下，应力相关的问题直接影响芯片制造的良率。
本文首先在总结各种应力来源的基础上，回顾了到目前为止人们所观察或理解的应力对CMOS器件性能和可靠性的各种影响。
第二章讨论应力效应导致的器件性能对版图的依赖性。利用二维工艺模拟软件的计算结果作为应力的表征手段，仔细研究了STI工艺各个步骤对有源区内应力累积的贡献。通过设计不同版图结构的器件，比较它们电性上的差异来研究STI导致的应力对器件各方面性能的影响(包括X方向和Y方向)。特别的，对于器件饱和电流对宽度的复杂依赖关系，提出了一个半经验公式进行描述。最后设计了多个实验验证应力对STI各个工艺步骤的敏感度，找出了影响器件Y方向性能的关键步骤，并给出了合理的解释。
第三章从一个特殊的PMOS阈值电压漂移现象入手，仔细对比了正常器件和异常器件之间电学性能的差异，发现是由硅化物薄膜刻蚀这一步等离子体工艺引发损伤(plasma process induced damage，PPID)导致的氧化层内正电荷累积和阈值电压变化。并且正电荷密度随氢气退火时间的增加而持续上升。对于四种不同的器件结构，PPID损伤的程度截然不同。我们首次提出这是由于器件沟道承受不同程度的应力导致在同样等离子体密度下，受到的损伤程度不同。为了消除这一工艺造成的不稳定性，我们还研究了改进方案。
第四章研究应力对器件各主要漏电流分量的影响，分析了应力导致关断状态下漏电流增加的机理。另外还分析了应力造成有源区内位错的具体原因的步骤，并通过工艺改进显著提高了芯片的良率。
论文最后总结了全部研究工作的核心成果和主要创新点。
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