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随着集成电路特征尺寸进入纳米尺度，新材料、新工艺大量采用。应变效应在现代MOSFET的发展过程中不可避免，它们或者是人为引入以提高器件的性能，或者是工艺过程中伴随器件结构的形成，应力对于器件性能的影响对纳米尺度半导体器件的建模提出了挑战。
本文研究了计入应变效应的纳米尺度MOSFET器件的建模方法，从应力作用能带结构变化的角度出发建立了MOSFET纳米器件应变效应的物理模型，适于在器件集约模型中计入应力效应，避免了前人工作中器件集约模型为计入应力大多采用基于参数的经验模型所带来的问题。
本论文的工作主要有：
对影响MOSFET器件的多种应力进行了研究。采用了应力改变能带结构各个能谷的相对位置，改变禁带宽度，导致空穴或电子在能带结构中的再分布，改变沟道输运面的载流子的有效质量，进而影响到载流子散射率等的方法，奠定了适于电路模拟的器件模型中计入应变效应的物理基础。
为了研究应变效应对MOSFET器件特性的影响，验证纳米尺度应变效应模型，研究纳米尺度下MOSFET的版图依赖性，有针对性地设计了一系列130纳米和65纳米工艺下的测试结构及相应的版图，以验证应力在沟道长度，宽度，相邻STI的结构以及伪栅结构等多方面的影响。
建立了适用于描述SiGe工艺和浅沟槽隔离结构产生的应变效应下nMOSFET和pMOSFET阈值电压物理模型，并计入了与版图相关的应力影响。模型良好地描述了应变效应对纳米尺度器件阈值电压的影响，利用所设计的测试结构，65纳米工艺制备的nMOSFET和pMOSFET器件测试结果验证了模型的准确，并对参数进行了校准。
建立了应变效应下的MOSFET电流模型。该模型适用于描述SiGe工艺产生的应力对MOSFET器件特性的影响，同时也能描述浅沟槽隔离产生应力对Si器件特性的影响，并能描述版图相关性的应变效应。模型正确地反映了应变效应下的MOSFET开态和亚阈特性。利用所设计的测试结构，基于65纳米工艺下nMOSFET和pMOSFET的测试结果，验证了所建立的计入应变效应的器件模型能够描述应力在纳米尺度的器件特性。
拓展了MOSFET器件在宽度方向上计入应变效应的阈值电压和电流物理模型，利用65纳米工艺测试结果验证了相应的模型。
基于所建立的计入应变效应的集约MOSFET模型，对版图相关的典型数字电路进行了模拟分析，验证了模型在电路模拟中的稳定性，并给出针对各个电路设计在应变效应的影响方面应该考虑的因素，为应力影响下的集成电路设计及其版图相关性研究打下了基础。