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信息量的与日俱增，对当前通信系统的传输速率和传输带宽提出更高的要求。因此，高速、宽频带频率综合技术得到广泛的研究与应用。常见的频率综合技术有直接频率合成、锁相环频率综合以及直接数字合成。与其他频率综合技术相比，锁相环频率综合器具有输出频率高、相位噪声低、电路结构简单等特点。而在现代光通信技术中，SerDes收发系统离不开高性能锁相环。因此，锁相环的研究和设计依然拥有很高的研究价值和商业价值。
本文基于40nm CMOS工艺，设计一款用于SerDes收发芯片的高速、宽带电荷泵锁相环。锁相环采用整数分频器进行频率调控，输入180MHz的参考时钟，输出14.4～20.88GHz的时钟信号。
设计中，针对传统开关式电荷泵以及压控振荡器两个关键模块进行优化设计，提高锁相环性能。电荷泵电路在源极开关的基础上加入复制支路和高增益满摆幅运算放大器，实现主支路和复制支路的精确匹配，工作电压范围内静态失配电流小于0.1%。在瞬态过程中，通过添加Dummy开关将瞬态失配控制在较小值。VCO基于电感电容式压控振荡器，采用二进制控制开关电容阵列，拓宽环路输出信号的调频范围，加入旁路滤波电路优化噪声性能，引入尾电流源控制电路功耗，抑制工艺与温度对工作电流的影响。中心频率10MHz频偏处，VCO的相位噪声小于-114.66dBc/Hz。锁相环其他电路模块中，分频器采用高速CML分频器与低速可编程分频器结合的方式，用于高速时钟信号的分频，实现64～126的连续整数分频，采用同步触发器校准可编程分频器多级延时，降低分频器相位噪声和时钟抖动。采用三态 PFD 结构，拓宽鉴相范围，且鉴相性能不受输入信号占空比的限制。
后仿真结果表明，在所有工艺角下，锁相环均能正常工作。在tt工艺角下，锁相环功耗小于32mW，锁定时间小于 400ns。锁相环环路相位噪声小于-109dBc/Hz@18GHz@1MHz，同时，中心频率处的参考杂散小于-56.7dBc。锁相环整体版图面积为480μm ×480μm。
本文基于40nm CMOS工艺，设计一款用于SerDes收发芯片的高速、宽带电荷泵锁相环。锁相环采用整数分频器进行频率调控，输入180MHz的参考时钟，输出14.4～20.88GHz的时钟信号。
设计中，针对传统开关式电荷泵以及压控振荡器两个关键模块进行优化设计，提高锁相环性能。电荷泵电路在源极开关的基础上加入复制支路和高增益满摆幅运算放大器，实现主支路和复制支路的精确匹配，工作电压范围内静态失配电流小于0.1%。在瞬态过程中，通过添加Dummy开关将瞬态失配控制在较小值。VCO基于电感电容式压控振荡器，采用二进制控制开关电容阵列，拓宽环路输出信号的调频范围，加入旁路滤波电路优化噪声性能，引入尾电流源控制电路功耗，抑制工艺与温度对工作电流的影响。中心频率10MHz频偏处，VCO的相位噪声小于-114.66dBc/Hz。锁相环其他电路模块中，分频器采用高速CML分频器与低速可编程分频器结合的方式，用于高速时钟信号的分频，实现64～126的连续整数分频，采用同步触发器校准可编程分频器多级延时，降低分频器相位噪声和时钟抖动。采用三态 PFD 结构，拓宽鉴相范围，且鉴相性能不受输入信号占空比的限制。
后仿真结果表明，在所有工艺角下，锁相环均能正常工作。在tt工艺角下，锁相环功耗小于32mW，锁定时间小于 400ns。锁相环环路相位噪声小于-109dBc/Hz@18GHz@1MHz，同时，中心频率处的参考杂散小于-56.7dBc。锁相环整体版图面积为480μm ×480μm。