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ESD(静电释放)保护电路是芯片中不可缺少的部分，近年来，随着半导体技术的进步和电路复杂程度的增加，要保证全芯片的电路免受ESD电流的损坏，必须结合具体的版图来设计整个芯片的ESD保护网络。芯片的ESD保护网络设计得是否合理，直接决定了芯片的整体抗ESD能力。
论文首先介绍了当前芯片中使用的多种ESD保护电路的结构和工作原理，在这些保护电路都符合各自的ESD保护要求的情况下，再利用这些保护电路来设计全芯片的ESD保护网络。论文着重研究了全芯片ESD保护网络的设计方法，在全芯片ESD保护网络的设计过程中，论文先从计算导线的延时入手，通过一些简化、近似，将复杂的导线延时情况转换成只与导线的宽度和长度有关的量；然后结合设计中所使用的箝位电路以及导线的延时情况，研究各种ESD模式下的电路模型；最后利用这些电路模型来研究ESD保护网络的设计方法。通过该模型和方法来设计ESD保护网络，设计过程被大大简化。
利用本论文所研究的设计方法设计出的256路输出PDP驱动芯片的ESD保护网络，使该芯片的整体抗ESD能力大为提高，芯片中所有PAD之间的抗ESD能力都达到了3500V以上。