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高性能处理器越来越广泛的应用于国计民生的各个领域，而浮点运算单元是直接影响处理器的性能高低的关键功能部件，其中浮点乘加部件又是浮点运算单元的重要组成部分，其复杂的结构和广泛的应用使其成为处理器研究中的一个焦点。
本文在实现T.lang低延迟浮点融合乘加部件算法的基础上，对部分关键模块的算法及逻辑实现上进行了改进，实现了一个支持IEEE-754标准的面积敏感的高性能浮点乘加部件。论文的具体研究工作如下:
1)去除尾数乘法操作的冗余。尾数乘的部分积压缩过程中存在大量的冗余，这些冗余严重的影响到了整个乘加部件的最终面积，本文在经过充分分析各种华莱士树（wallace）压缩结构的具体算法后，选择了一种合理的算法，并通过合理的处理错位、忽略填充0的低位、删除多余的高位等措施来优化电路结构。在SMIC0.13μm的工艺下，对这种结构用Design Compiler工具进行逻辑综合，综合结果显示尾数乘模块的面积减小了18％。
2)浮点乘加部件各个关键模块的RTL代码实现及VCS的功能仿真。
3)完成浮点乘加部件的C-module的编写。
4)完成浮点乘加部件的模块级验证及基于功能覆盖率的测试。
本文所设计的浮点乘加部件分成5级流水站，使用Design Compiler工具进行逻辑综合综合，结果显示其工作频率能达到300MHZ，达到了设计初预定的目标。