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FPGA(Field Programmable Gate Array，现场可编程门阵列)器件由于其可配置、应用设计开发周期短、小批量实现成本低等特点，在通信、消费电子、汽车电子、工业控制、医疗设备以及国防武器装备系统中得到了日益广泛的应用。集成规模的增大以及随之而来的良率和可靠性的降低，使得FPGA的测试变得越来越重要。如何实现高故障覆盖率、低成本的FPAG测试是目前研究热点之一。
论文从面向应用和面向制造两个角度对FPGA测试技术进行研究，在此基础上设计、实现并验证了相应的FPGA测试方法。所完成的主要工作包括：
1.设计了一种面向无硬核应用的FPGA测试方法，开发了测试流程中所需要的可测性分析、观察节点优化选择、网表格式转化以及TC(Test Configuration，测试配置)生成等相关软件，并针对ISCAS89基准电路，在XC4VLX60型号FPGA器件上验证了该方法的有效性。
2.设计了一种面向含硬核应用的FPGA测试方法，开发了测试流程中所需要的互连分支BIST(Built—In Self Test，内建自测试)配置库、BlockRAM硬核BIST软核库以及相应的TC生成软件，并针对ISCAS89、ITC99基准电路和一款实际SOC，在XC4VLX60型号FPGA器件上验证了该方法的有效性。
3.以Virtex—4系列FPGA器件为被测器件，设计、实现并验证了面向制造的全局互连和逻辑资源测试方法。针对Virtex—4系列面向制造的系统中FPGA测试时间过长问题，设计了一种测试时间缩短方法，开发了该方法中的配置位流帧数据和地址数据提取软件，设计了ICAP(Internal Configuration Access Port，内部配置访问端口)局部自重配置位流生成电路，并以Virtex—4 LX系列FPGA器件为被测器件，实现并验证了该方法的有效性。
论文的主要创新点包括：
1.针对FPGA无硬核应用设计中SAFI(Stuck—At Fault on Interconnects，互连线固定故障)的检测问题，提出了一种结合可测性改善、网表处理、ATPG(Automatic Test Pattern Generation，自动测试向量生成)和TC生成技术的测试方法。针对ISCAS89基准电路的实验结果表明，该方法利用五个TC即可将SAFI覆盖率从11.70％—88.24％提高到97.15％—99.89％。与已有方法相比，该方法无需插入扫描链，且允许使用非LUT逻辑门，适用范围更广。
2.针对FPGA含硬核应用设计中CLB间SAFI的检测问题，提出了一种基于互连分支BIST配置的构建和划分的测试方法。针对ISCAS89和ITC99基准电路的实验结果表明，该方法可将所有目标互连分支的BIST配置划分在10个TC之内，覆盖率可达到99％以上。与已有方法相比，该方法适用于所有在具有回读功能的FPGA器件上实现的应用设计，对FPGA应用设计所用资源类型没有限制，具有更强的通用性。
3.提出了一种可在面向制造的FPGA测试中使用的wUT(Wire Under Test，被测互连线)BIST电路结构。该BIST电路结构利用两个由单射函数逻辑和寄存器组成的电路形成测试回路，实现双向并行WUT总线测试。在同样的寄存器和逻辑资源约束下，采用该BIST电路结构的单个TC可测试的WUT总线位宽可提高一倍，因此可减少检测PIP(Programmable Interconnect Point)固定关故障和LS(Line Segment，互连线段)桥接故障所需的TC数目。对于Virtex—4 LX系列FPGA器件，采用该BIST电路结构可将检测PIP固定关和LS桥接故障的TC数目从16降到8。
4.针对面向制造的系统中FPGA测试时间过长问题，提出了一种测试时间缩短方法。该方法利用Virtex—4系列FPGA器件中ICAP高位宽特性以及基于该端口可实现的局部自重配置功能，通过构建可进行局部自重配置的TC，减少由JTAG接口下载的TC数目，从而缩短测试时间。针对Virtex—4 LX系列FPGA器件的实验表明，该方法可将测试时间缩短至37.7％以下。
论文从面向应用和面向制造两个角度对FPGA测试技术进行研究，在此基础上设计、实现并验证了相应的FPGA测试方法。所完成的主要工作包括：
1.设计了一种面向无硬核应用的FPGA测试方法，开发了测试流程中所需要的可测性分析、观察节点优化选择、网表格式转化以及TC(Test Configuration，测试配置)生成等相关软件，并针对ISCAS89基准电路，在XC4VLX60型号FPGA器件上验证了该方法的有效性。
2.设计了一种面向含硬核应用的FPGA测试方法，开发了测试流程中所需要的互连分支BIST(Built—In Self Test，内建自测试)配置库、BlockRAM硬核BIST软核库以及相应的TC生成软件，并针对ISCAS89、ITC99基准电路和一款实际SOC，在XC4VLX60型号FPGA器件上验证了该方法的有效性。
3.以Virtex—4系列FPGA器件为被测器件，设计、实现并验证了面向制造的全局互连和逻辑资源测试方法。针对Virtex—4系列面向制造的系统中FPGA测试时间过长问题，设计了一种测试时间缩短方法，开发了该方法中的配置位流帧数据和地址数据提取软件，设计了ICAP(Internal Configuration Access Port，内部配置访问端口)局部自重配置位流生成电路，并以Virtex—4 LX系列FPGA器件为被测器件，实现并验证了该方法的有效性。
论文的主要创新点包括：
1.针对FPGA无硬核应用设计中SAFI(Stuck—At Fault on Interconnects，互连线固定故障)的检测问题，提出了一种结合可测性改善、网表处理、ATPG(Automatic Test Pattern Generation，自动测试向量生成)和TC生成技术的测试方法。针对ISCAS89基准电路的实验结果表明，该方法利用五个TC即可将SAFI覆盖率从11.70％—88.24％提高到97.15％—99.89％。与已有方法相比，该方法无需插入扫描链，且允许使用非LUT逻辑门，适用范围更广。
2.针对FPGA含硬核应用设计中CLB间SAFI的检测问题，提出了一种基于互连分支BIST配置的构建和划分的测试方法。针对ISCAS89和ITC99基准电路的实验结果表明，该方法可将所有目标互连分支的BIST配置划分在10个TC之内，覆盖率可达到99％以上。与已有方法相比，该方法适用于所有在具有回读功能的FPGA器件上实现的应用设计，对FPGA应用设计所用资源类型没有限制，具有更强的通用性。
3.提出了一种可在面向制造的FPGA测试中使用的wUT(Wire Under Test，被测互连线)BIST电路结构。该BIST电路结构利用两个由单射函数逻辑和寄存器组成的电路形成测试回路，实现双向并行WUT总线测试。在同样的寄存器和逻辑资源约束下，采用该BIST电路结构的单个TC可测试的WUT总线位宽可提高一倍，因此可减少检测PIP(Programmable Interconnect Point)固定关故障和LS(Line Segment，互连线段)桥接故障所需的TC数目。对于Virtex—4 LX系列FPGA器件，采用该BIST电路结构可将检测PIP固定关和LS桥接故障的TC数目从16降到8。
4.针对面向制造的系统中FPGA测试时间过长问题，提出了一种测试时间缩短方法。该方法利用Virtex—4系列FPGA器件中ICAP高位宽特性以及基于该端口可实现的局部自重配置功能，通过构建可进行局部自重配置的TC，减少由JTAG接口下载的TC数目，从而缩短测试时间。针对Virtex—4 LX系列FPGA器件的实验表明，该方法可将测试时间缩短至37.7％以下。