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近些年来,现场可编程门阵列(FPGA)以其面市时间短,研发成本低,高灵活性,研发风险小等特点,逐步占领了中低端电路市场,而且随着半导体工艺的发展及存储器、乘法器、处理器等硬核的嵌入,FPGA在高端电路市场也对ASIC造成了有力的挑战。目前我国采用的FPGA芯片绝大部分来自国外进口,而且还要面临很多限制销售的障碍,因此设计开发具有自主知识产权的FPGA及配套的EDA软件具有重大的意义。
本文的主要工作是为一款具有自主知识产权的辐射加固S01FPGAVSl000开发布局布线工具VA及对应的图形界面(GUI)。布局能够将实现电路功能需要的模块映射在FPGA对应的位置,在布线中打开合适的可编程开关将模块连接起来。布局布线直接决定了电路的性能,在FPGACAD流程中是最重要的一环。
本文中布局采用了模拟退火算法,布线采用了路径搜索算法。针对布局和布线结合松散的缺点实现了布局延时准确预测方法,在布局前建立准确的延时预测表,在布局中预测布线阶段线网占用各逻辑模块的引脚方向,然后从延时预测表中选择最合适的延时值,不仅提高了布线资源利用率而且降低了电路延时;针对传统布局布线工具对高扇出线网布线困难的问题,在布局阶段对高扇出线网结点进行终端对齐,并在布线阶段优先使用长线连接高扇出结点,有效的降低了电路延时。
为提高了电路设计的效率和可操作性,本文开发了布局布线的图形界面,它完整的显示了初始布局、布局和布线等各个阶段,并详细的显示了所有的布线资源。人性化的图形界面,在帮助FPGA的开发工作的同时也简化了用户工作。
为提高布局布线工具的灵活性,实现一定程度上的人机交互,本文在布局布线图形界面的基础上,实现了手动布局布线功能,作为自动布局布线的补充,手动布局布线不仅能够满足:FPGA用户电路设计的特定需求,也能够帮助FPGA开发者对芯片进行功能测试。为了减少手动布局布线的运行时间,本文提出了一种快速的局部布线方法,在手动布局后只对相关模块进行布线。
用户约束文件对FPGA芯片测试和应用至关重要,但是其书写规则较复杂,而且在没有图形界面的帮助下手写容易出错,因此本文开发了针对用户约束文件的编辑工具VU,可以手动移动各种模块并实时的生成用户约束文件。
最后,本文还实现了多FPGA的布局布线及其GUI显示。