GHz低抖动快速锁定锁相环电路技术研究

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锁相环电路作为一个负反馈系统,能产生精确的频率信号,保证信号处理的正确进行,因而在射频无线通信、高速有线通信、光纤通信以及高性能数字电路等领域中有着重要的地位。随着集成电路的快速发展和数据传输速度不断提高,人们对锁相环电路的时钟抖动、锁定时间、功耗面积等特性提出越来越苛刻的要求。设计低时钟抖动、快速锁定、宽输出频率范围的锁相环电路成为目前的趋势和挑战。本文主要研究应用于频率合成器的锁相环电路。首先分析了锁相环的工作原理、基本结构及频率合成器性能指标。然后研究锁相环频率合成器的系统设计,建立锁相环电路线性(S域)模型来分析研究环路的动态特性和稳定性,并以此为指导来设计高阶环路滤波器。接着从系统角度考虑锁相环的噪声和抖动特性,在线性时不变模型的基础下推导环路内部各噪声源到输出端的传输函数,在系统设计层面对噪声进行优化。在系统理论分析之后,对频率合成器各个模块进行了较深入的研究与设计,PFD电路增加延时以减小死区的影响;CP电路采用有源运放结构,有效提高电流充放电匹配度;采用三阶环路滤波器,更高效的压制环路高频噪声;采用LC形式的压控振荡器结构,实现更好的相位噪声性能;采用电流模形式的预分频器和可编程分频器实现宽范围整数分频。基于SMIC 0.18μm工艺,本文提出了一款适用于IEEE802.11a通信协议的锁相环频率合成器。芯片电源电压1.8V,输入参考频率10MHz,后仿真结果显示,频率锁定范围为5.15-5.35GHz;在芯片工作频率范围内,环路锁定时间小于60μs;输出频率频偏1MHz处,相位噪声为-120dBc/Hz;频率合成器积分相位误差为1.08°,时钟抖动为0.57ps;芯片功耗58mW,核心面积640μm*640μm。
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