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随着集成电路规模的不断扩大、集成度的不断提高,高速度高性能芯片的功耗成为日益突出的问题.保持系统性能的同时降低功耗已经成为集成电路设计面临的新挑战,特别是随着移动设备的广泛应用,功耗问题已经成为了微处理器设计的一个主要障碍.
本文主要以聚芯SoC中CPU核为研究原型,从RTL级探讨了嵌入式处理器中各主要部件的低功耗设计方法.本文首先详细分析了CPU核在运行一个典型程序时各模块的功耗分布情况,在对功耗来源有了清晰认识的基础上提出了我们低功耗优化工作的具体研究内容.之后在对现有cache低功耗技术进行充分调研的前提下提出了一种通用的cache低功耗技术,即Tag编码技术.同时运用了一系列简单有效的技术降低我们CPU核cache的功耗而又不显著增加面积和控制复杂度.接着根据我们CPU核的特点利用门控技术对其发射队列和寄存器堆进行了低功耗优化.最后本文对优化前后CPU核的功耗情况进行了对比分析.
本文的创新点和贡献主要体现在如下3个方面:1、利用较为精确的门级功耗评估方法详细分析了聚芯SoC中CPU核在运行一个典型程序时的功耗分布情况,给出了CPU核中各个模块的总功耗以及它们分别消耗在触发器、时钟树和组合电路上的功耗,并指出了影响各部分功耗的主要因素,同时明确了功耗的主要来源.2、提出了一种通用的cache低功耗技术,即Tag编码技术.该技术通过记录每个cache行的tag的状态以尽量在访问cache前确定所需数据所在的cache way从而减少对cache tag和cache data的访问以降低功耗.当应用于8路组相联cache时,相对于传统cache而言,该技术可以降低89.5﹪的功耗,即使相对于Block Buffering技术而言也可降低71.2﹪.与已有的way-halting和way-determination技术相比,该技术的优势在于控制简单易于实现、无需定制RAM、能同时适用于指令和数据cache等.3、大幅度降低了聚芯SoC中CPU核的cache、发射队列和寄存器堆的功耗.在详细分析了这些部件的结构及行为的基础上,运用了一系列简单有效的技术降低它们的功耗而又不显著增加面积和控制复杂度,同时性能也基本不受影响.运行测试程序后的实验结果表明,它们的总功耗分别减少了74.6﹪、20﹪和61.4﹪.