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随着集成电路持续高速发展，芯片的工作频率越来越高，时钟信号的上升沿和下降沿时间越来越小，芯片内部的结构也越来越复杂，互连线作为芯片中连接电路单元和结构的最基本线路单元，其在芯片中所占的面积越来越大，已经成为影响电路时延和稳定性的一个重要因素。在低频时互连线的模型可以用等效RC电路来表示，但是当频率不断变高时，互连线的分布电感效应已经不能忽略，要准确预估并消除互连线对整个电路的影响，需要建立精确的互连线模型。
采用减小特征尺寸的方法可以提高数字电路的工作性能，但进一步缩小特征尺寸将会遇到越来越多的挑战。由快速单磁通量子逻辑电路组成的超导数字电路被认为具有更高的工作性能，是解决上述问题的途径之一。但是要实现全超导的存储器暂时还比较困难，目前一种可行的方法是采用超导一半导体混合电路来实现随机存储器。由于超导一半导体混合电路需要工作在低温环境，因此半导体电路在低温下的模型和工作特性需要认真研究。
另外，当前半导体集成电路中往往包含成千上万个输入输出开关电路，这些开关电路同时操作时会导致电源和接地板上的电压波动，形成地弹噪声。地弹噪声会对系统的其他电路单元造成影响，这种影响随着芯片工作频率的不断增加而变得更加严重，因此在实际高速电路设计过程中，需要对地弹噪声进行有效抑制。
针对上述三方面的问题，本文开展了一系列研究工作，这些研究工作分两方面展开。一方面是关于电路的建模，包括高速电路中互连线建模和低温CMOS电路建模，第二方面是关于地弹噪声的抑制。这些研究的主要贡献和创新点可归纳为如下：
1.根据部分元等效电路(PEEC)的基本原理，针对互连系统的特性，给出了互连系统的PEEC方程。根据该方程，采用全电荷格林函数法和子棒技术对互连线的分布参数进行了提取。
2.采用电流控制电流源对互连系统中的耦合电感和互电阻进行建模，给出了互连线的建模模型和Spice语言的描述。同时对几种典型互连线的串扰进行了研究。研究表明，增加互连线的线间间距可以降低线间的电磁耦合，能够有效减小互连线的串扰；减小微带线结构中带条到接地板的距离可以使电场集中在带条和接地板之间，减少线间的电磁耦合，降低串扰；在采用屏蔽线来对线间的串扰进行抑制时，考虑到抑制效果和芯片面积的约束，最好每隔3根互连线加一组屏蔽；最后，在布线时，一定要避免线宽和线间间距的比值接近1，因为此时引起的串扰最大。
3.通过对300K、77K和4K温度下CMOS器件和电路特性的测量，研究了工作温度降低对CMOS电路特性的影响。通过研究低温下MOSFET器件和互连线主要特性参数的变化情况，建立了77K、4K温度下的低温电路仿真模型。利用上述新建立的低温电路仿真模型对CMOS电路进行仿真，并将仿真结果与实际测量结果进行了比较，获得了比较一致的结果。研究结果表明在4K温度下CMOS电路的工作性能大约有50％到60％的改善。
4.提出了一种新型的EBG结构来抑制地弹噪声，研究并讨论了新型EBG结构的不同参数对抑制效果的影响。首次提出类分形EBG结构，仿真和测量结果均表明，这种结构在应用于抑制地弹噪声时，不仅可以获得较宽的阻带带宽，同时其阻带的最低频率也可以有效降低。
5.采用电容墙和类分形结构相结合的方法可以实现从几十千赫兹的低频到4吉赫兹的高频范围内对地弹噪声进行有效地抑制。