64QAM解调模块的设计与实现验证

• 作 者: 霍文辉
• 机 构: 重庆邮电大学
• 出 处: 重庆邮电大学
• 发表日期: 2012年期
• 关键词: 正交幅度调制 64QAM解调 定时误差 信噪比 定点数 FPGA验证

本论文主要工作是64QAM解调模块的设计、算法验证及其实现的FPGA验证。　　
论文首先简要介绍了各模块的主要算法和实现方案，在对各种算法进行Simulink动态仿真、比较的基础上确定了本设计的解调方案，并对方案进行了浮点数仿真、定点数仿真及FPGA验证，给出了仿真结果和验证结果。　　
根据各种算法的仿真结果并参考已有产品的成功经验，本设计最终确定了Gardner定时恢复环路+RCDD载波恢复环路+基于对数关系的自动增益控制环路的实现方案。为方便后续实现工作，在仿真中并未使用仿真软件标准库中的模块，而是使用基本的算术运算模块和逻辑运算模块搭建了仿真模型，并正确实现了其功能，达到了预期的性能指标。　　
论文首先有针对性的对定时恢复环路、载波恢复环路及自动增益控制环路的已有算法进行仿真比较。在确定环路结构的基础上，通过对其性能、成本及复杂度等方面的综合选择，确定了本设计最终解调方案。然后建立Simulink浮点数动态仿真模型，对其进行了算法验证。算法验证达到预期性能指标后，搭建SystemGenerator定点数仿真模型。通过定点数仿真将浮点数定点化，对各模块输出精度进行截断，确定各模块输出信号的位数。在保证解调性能的前提下，降低硬件实现的功耗。最后在定点数仿真达到预期性能指标的前提下使用System Generator生成Verilog硬件代码，并对代码进行了功能验证和静态时序分析。　　
研究结果表明，本文采用的64QAM解调方案，在相偏30°、频偏10ppm、定时误差10ppm及信噪比为20dB的高斯白噪声信道下，解调的误码率在0.1％以内。符合预期的设计目标，完全可以满足对解调模块性能要求。本文的研究最终形成了硬件代码，为后续研究复杂通信系统奠定了基础。