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随着半导体工艺技术的不断发展，集成电路的测试成本呈快速上升的趋势，其主要原因包括：1)电路规模不断增大和故障类型的增多使得测试数据量迅速膨胀，导致需要更大存储容量的自动测试仪(Automatic Test Equipment，ATE)来保存测试数据，以及需要更长的测试时间完成测试项目；2)电路运行频率不断升高，有必要采用更高频率的ATE对电路进行实速测试以有效地检测时延故障。
数字电路测试压缩技术是指在待测芯片中添加测试激励解压缩电路和测试响应压缩电路，分别用以解压缩测试激励和压缩测试响应，同时在ATE中保存压缩后的测试激励和测试响应，降低测试成本。
内建自测试(Built-In Self Test，BIST)也是一种能够很好降低测试成本的可测试性技术(Design for Testability，DFT)。BIST技术将测试向量生成器和响应分析器内嵌到芯片内部，测试时ATE仅需提供必要的控制信号，从而降低了对外部ATE的性能要求，节约了测试成本。
本文首先分析了常见的数字电路测试压缩方法，然后结合一款通用微处理器介绍了测试压缩方法在这款微处理器上的具体应用以及在实际应用中存在的问题及其解决方法；在BIST研究方面，本文综合介绍并分析了BIST领域的相关研究成果，然后针对循环自测试路径(Circular Self Test Path，CSTP)故障覆盖率低和面积开销大的问题，提出了确定型循环自测试路径方法。本文的主要贡献包括：
1.对数字集成电路测试压缩技术进行了综述和分析，然后结合一款微处理器应用了测试激励解压缩和测试响应压缩技术。该微处理器的测试激励解压缩采用每个移位周期可重构的广播式压缩方法，测试响应压缩采用具有未知位容忍能力的异或门网络。压缩后的测试向量体积仅为压缩前的9.78％。为了提高故障覆盖率，本文还提出采用存储器的时序旁路模型阻止该微处理器中未知位的传播，从而降低测试响应的混叠率，提高故障覆盖率。
2.提出了一种基于状态跳变的确定型循环自测试路径方法。循环自测试路径是一种硬件开销比较小和易于实现的BIST技术，但存在故障覆盖率低的缺点。本文首先全面分析了各种BIST技术，然后针对循环自测试路径故障覆盖率低的原因进行了详细分析，提出了采用计数器和解码逻辑改变原有循环自测试路径状态的方法，使循环自测试路径在无法检测到新故障时能够跳变到一个能检测到故障的新状态，该方法易于实现且硬件开销低。ISCAS89基准电路上的实验结果表明，确定型循环自测试路径能达到100％的故障覆盖率，而且在大电路中的硬件开销小于10％。