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运算单元是高性能处理器芯片中的关键部件，在视频图像处理、无线通信、超算等领域，由于数据量并行性高，对数据运算的精度和实时性要求高，而且这些数据的处理中有大部分的加法操作和乘法操作，对运算部件的运算性能提出了很高的要求，这是评价DSP性能的一个重要方面。 本文依托中国科学院自动化研究所国家专用集成电路设计工程技术研究中心自主研制的高性能代数处理器“MaPU”的第二代处理器UCP，旨在研究和设计其中的运算部件，满足处理器对SIMD乘法运算和浮点运算处理能力的要求。 本文设计的SIMD定点乘法器支持的数据粒度有word、short、byte类型，即乘法单元内部支持1个32×32-bit，2个16×16-bit或者4个8×8-bit的有符号/无符号乘法操作，1个16×16-bit或者2个8×8-bit的复数乘法操作。本文对加法器结构、乘法器算法和结构以及浮点运算单元做了深入的研究。乘法器实现的关键在于乘法运算中部分积的产生和部分积的累加电路的复杂度。本文采用改进的并行可复用多粒度的Booth编码算法来减少部分积的数目，采用3-2压缩器和4-2压缩器混合Wallace树型结构来加快压缩过程，并提出一种全新的硬件自动优化推导的方法。 浮点运算能力是考察处理器性能的另一重要指标。本文设计的浮点乘法器支持单精度浮点和双精度浮点乘法，在具体设计中，进行符号位的处理，指数相加运算和尾数相乘运算，并对尾数进行规格化处理和舍入处理。 在设计完成后进行经过功能验证，确保了验证的充分性和设计的正确性。利用Design Complier工具对设计进行逻辑综合，使得运算部件在28nmCMOS工艺下工作频率达到1.2GHz，达到所要求的的性能指标。