基于短码的多元LDPC码译码算法的研究及FPGA实现

• 作 者: 邱明娟
• 机 构: 西南大学
• 出 处: 西南大学
• 发表日期: 2021年01期
• 关键词: LDPC码 多元LDPC码 复杂度 EMS译码算法

在无线通信系统中,信息在传输过程会受到噪声的干扰,因此需要采用信道编码技术去减小干扰。低密度奇偶校验（Low Density Parity Check,LDPC）码是信道编码技术中的一种,它具有较强的抗干扰能力。多元LDPC码是LDPC码的扩展,其优势主要体现在有更强的抗干扰能力并能更高效传输信息。本文将理论与仿真相结合,对多元LDPC码进行研究与改进,并完成了相应的硬件设计和实现。本文首先在有限域的基础上研究了多元LDPC码的定义和特性。然后全面研究了多元LDPC码的构造方法和编码方法,并且比较了不同构造方法和不同编码之间的优缺点。在译码方面,主要对扩展最小和算法（Expanded Min Sum,EMS）进行了深入的研究和改进。论文中关于EMS算法的改进主要从两个方面进行:一方面是将自适应规则运用于译码算法中去缩短消息在迭代中的有效长度,以降低译码的复杂度;另一方面则是采用加权因子运用于变量节点迭代过程中,以提升性能。其中将自适应规则添加到译码过程中,能够有效地减小有效消息的平均长度,从而降低译码的复杂度。另外,将加权因子加在变量节点的更新迭代过程中,振荡的变量节点能够通过其它变量节点的信息进行纠正,从而提升译码的性能。通过仿真分析,发现提出的算法在译码性能和复杂度方面都优于EMS算法。论文对EMS译码算法进行了全面的分析和研究之后,在硬件上对多元LDPC码译码器进行设计并实现其功能。实现过程如下:首先,在Quartus II 13.0平台上,使用Verilog HDL语言对译码器分不同模块进行编写,这部分主要包含初始化模块、控制模块和变量节点更新模块等。然后通过调用Modem Sim对译码器的功能和时序进行仿真,并对提出的译码进行资源消耗分析。通过仿真,发现提出的算法与EMS算法相比,逻辑资源消耗和寄存器的资源消耗分别降低了19.2%和13.1%。最后,使用功耗测试软件对本文设计的译码器和EMS译码器进行测量分析,结果表明本文设计的译码器在不同频率下的功耗均比标准EMS译码器的功耗低。