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VHDL语言作为一种工业界广泛流传的硬件描述语言，它支持层次化的设计，能对数字系统从逻辑门级到系统级的描述。本文研究了VHDL系统的中问表示模型。在分析VHDL语言子集的语法、语义的基础上采用了一种基于依赖关系的中间表示模型，并设计和实现了这种中间表示模型的算法。
本文首先介绍了集成电路以及VHDL语言的发展和使用，包括各种语法元素对应的物理结构，以及VHDL数字系统的后端的综合、模拟。然后，在总体框架部分给出了VHDL前端部分的架构，讨论了从VHDL源描述到中间表示的总体流程。作为VHDL编译系统前端和后端的中间接口的中间表示是整个系统的最重要的部分，也是文章的最重要的部分。本文讨论了中间表示模型的定义，VHDL语法描述的可实现性，依赖流图的表示方法，以及如何将依赖流图转化为可模拟执行的C代码的算法。最后，本文还介绍了该模型的测试实例。