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随着微电子器件日益小型化和集成化,高介电常数材料在微电子产业中有着广泛的应用前景,特别是在大容量电器及动态随机存储器（DRAM）中有着重要的应用。近几年,一种立方钙钛矿结构的CaCu3Ti4O12（CCTO）材料因其巨介电性能而受到研究人员的关注,其介电常数在室温下可达104,并且温度稳定性好,是一种有潜在实用价值的新型巨介电常数材料。但是人们对其巨介电响应产生的机理至今还存在争议,而且,较高的介电损耗也限制了其实用性。因此,寻找一种即能提高CCTO材料的介电常数又能降低其介电损耗的有效方法是一个重要的研究课题。由于CCTO介电性能随制备工艺变化,且重复性较差,本文采用传统的固相反应法合成单相的CCTO。通过改变球磨时间、预烧及烧结温度等,考察了不同制备工艺条件对CCTO微观结构及介电性能的影响,优化工艺参数。在改善介电性能方面,（1）通过MgO对CCTO进行替代掺杂及晶界掺杂,研究发现MgO掺杂有利于降低烧结温度并且促进晶粒长大,其晶界掺杂不仅能提高介电常数（相对于纯的CCTO约一倍）,并且能降低低频下的漏导损耗,在一定程度上起到改善CCTO介电性能的作用。（2）通过Nb2O5对CCTO进行替代掺杂及晶界掺杂,发现Nb掺杂能有效抑制晶粒的长大,细化晶粒,其替代掺杂能提高CCTO介电常数约一个数量级,但同时介电损耗也相应的增加。在Nb掺杂得到高的介电常数及较高介电损耗的CCTNO陶瓷的基础上,拟通过对CCTNO陶瓷晶界掺杂不同剂量的纳米SiO2粉,期望通过复合掺杂的方式在保持其高介电常数的同时降低介电损耗特别是漏导损耗。研究表明,Si和Nb的复合掺杂不仅有利于降低烧结温度,促进晶粒长大,而且能够减少气孔,增强陶瓷的致密度,掺杂后的陶瓷在中高频的离子松弛极化等滞后损耗均有所减小,仅掺2wt%的SiO2时低频下漏导损耗有所减小。另外,发现在SiO2掺杂量为2wt%时,CCTNO介电常数提高了近一倍,约为8×105,介电常数的增加归因于晶界处CuO-SiO2液相及微量的玻璃相的作用。以上所有研究结果基本都符合IBLC模型,为其巨介电机理的产生提供了一定理论支撑。