基于FPGA的LD-CELP语音编解码器设计

• 作 者: 刘倩
• 机 构: 哈尔滨理工大学
• 出 处: 哈尔滨理工大学
• 发表日期: 2008年期
• 关键词: LD-CELP 编码器 解码器 FPGA

LD-CELP(Low Delay– Code Excited Linear Prediction)语音编码技术是ITU-T1992年颁布的低延迟语音编码标准,其单向编码延迟小于2ms,主观评价MOS分为4.0。该标准采用向后自适应技术。其指标参数达到了进入公众通信网的要求。该标准被广泛应用于数字卫星系统、数字线路倍增设备(DCME)、综合业务数字网(ISDN)、公共交换电话网(PSTN)、话音存储转发系统等领域。本文对LD-CELP语音编解码算法进行研究,根据该标准算法特点,设计编码器硬件的体系构架。语音编解码算法中的运算功能由内嵌DSP软核完成,编解码输入输出部分由专门的输入输出控制模块处理并缓存,编解码过程中的常数存储在常数ROM中,中间变量存储在片上SRAM中。软件设计方面,采用DSP嵌入软件代码实现运算部分的功能,嵌入软件通过编写汇编代码实现。汇编代码通过专用编译器被编译成二进制指令集,并最终存储在程序ROM中。本文基于NC-VERILOG和SIMVISION仿真软件进行软硬件的协同仿真,仿真输入采用ITU标准测试向量,仿真产生的波形验证了本设计功能的正确性。将上述设计下载到FPGA开发系统,完成FPGA上最终功能的实现。本设计共包含20k逻辑门,10k片上ROM,10k片上SRAM,工作频率小于30MHz。所采用的FPGA为XILINX公司SPATRAN III系列产品中的XC3S1000芯片,此芯片拥有100万系统门,17280个逻辑单元。最后通过在FPGA外部添加一些外围电路对FPGA中下载的编解码器电路进行验证,实验结果表明本设计完全符合ITU-T的各项技术指标。