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自1984年第一款可编程逻辑门阵列(Field Programmable Gate Array，FPGA)XC2064问世以来，FPGA的可编程逻辑块(Configurable Logic Block，CLB)结构、可编程互连线结构发生了翻天覆地的变化，同时还引入许多的可编程IP硬核，比如说数字信号处理器，块存储器，微处理器、AD-DA转换器等。FPGA结构上的任何变化，首先都需要获得计算机辅助工具(Computer Aided Design，CAD)的支持。 在CAD工具中，FPGA结构模型提供和芯片结构相关的信息。现有的FPGA结构描述方法存在诸如描述语法复杂，文件规模庞大，描述能力弱，无法支持现有的异构FPGA架构等问题。本文提出一个针对现代商用FPGA的结构描述方法。该方法语法简洁，当FPGA的规模从100万门增长到500万门，整个描述文件大小仅仅增加了2.6％。该方法描述能力强，具有通用性，能适应现有的直线、扭线、拐线及以后的新型互连线结构。目前，该结构模型已经顺利配合CAD软件系统通过多组测试电路，正确性得到充分的验证。 FPGA布线资源图（Routing Resource Graph，RRG）描述了FPGA的片上互连关系，用于布线算法进行搜索。大规模FPGA的RRG内存占用巨大，例如1300万门FPGA的RRG内存高达1.7GB。基于动态扩展的布线资源图(DynamicRouting Resource Graph，DRRG)，可降低94.6％的RRG内存，但访问速度降为RRG的60.2％。本文在的DRRG的基础上，加入了哈希表缓存，提升了23.7％的访问速度，同时依然能降低89.8％的内存，整体性能得到提升。该方法具有良好的应用前景，可为国产大规模FPGA提供CAD支持。 最后，在后端物理综合中，电路将被映射到具体FPGA结构上，该过程非常耗时，约占整个CAD流程的77％。为此，本文提出了一种基于神经网络的FPGA电路面积延时预测方法。电路在前端综合完成后，提取出电路特征参数，与最终的面积、延时，训练一个三层前馈神经网络。该网络预测面积，平均相对误差(Mean Relative Error，MRE)为4％-6％，位于领先水平;预测时序MRE值为6％-10％，接近现有的最高水平6.1％。该模型将有助于用户在前端综合过程更加充分的探索设计空间，提高设计质量。