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目前，数字视频编解码技术发展非常迅速。越来越多的新技术被纳入到新的编解码标准中。国际上的H.264以及我国自主开发的AVS就是其中两个最新的标准。H.264标准同MPEG-4 ASP以及MPEG-2比较，它分别能节省25-45％和50％-70％的比特率[32]。而AVS在大约60％的情况下，其编码效率能够达到MPEG-2的两倍[1]。编码效率的提高，代价是计算复杂度的提高和存储器访问带宽的增大。H.264同MPEG-4 SP比较，50％的比特率的降低，带来的是四倍计算量的提升。根据[3]，对于HDTV1024P(2048×1024,30fps)的视频，H.264解码过程每秒需要83G个指令，70G次内存访问。AVS编解码系统也面临类似的情况。为了达到实时需求，编解码系统更多的是采用VLSI来实现。
编码端的运动估计，以及解码端的帧间预测，分别是编码、解码系统的瓶颈，用面向VLSI的设计方法合理地实现这两个模块，是使编解码系统达到实时需求的关键。本文在介绍了运动估计、帧间预测技术之后，回顾了视频编解码芯片的设计方法，提到了视频编解码芯片的并行架构、数据通信以及重要组成部件，这三个要素，也是本文的设计要重点提到的。
在第四章，对运动估计、帧间预测的VLSI实现面临的一些问题和最新的解决办法进行了总结比较，其中的一些技术已经被吸取到了本论文的设计中。
提出了一个新的用于AVS编码的双宏块并行的整数像素运动估计架构，该架构的实现已经通过行为仿真，在相对较低的时钟频率140MHz下，可以满足实时编码AVSHDTV1080P视频的要求。针对一个未优化的帧间预测设计，提出了将串行过程流水化、模块复用、数据复用、使用片上寄存器堆等优化方案。并设计了新的高性能的插值器，其有着100％的硬件使用率，使用了多个降低内存访问带宽的技术，并且该插值器的架构可以适用于AVS，也可以适用于H.264。上述这些优化方案和技术使原先时钟频率达到216MHz才能满足实时要求的设计只需要150MHz就可以实现实时，并且使各个子模块减少面积约6％-23％。