基于System Verilog语言的验证方法研究及其在SysAD总线验证中的应用

来源 :中国科学院计算技术研究所 | 被引量 : 0次 | 上传用户:toboho
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针对复杂芯片设计的验证效率低下、验证手段乏力、设计语言支持不佳的情况,近一段时间很多先进的验证方法和新的设计验证语言不断的被推出.这些新的验证技术不仅极大地扩充和优化了验证的机制,如增加了仿真执行的随机性和检查的自动性,并且新的设计验证语言也提供了很多新的特性不仅支持对设计的高层建模,同时对设计的验证给出了更强大的扩充,并且对先进的验证方法提供了更好的支持,使用新的设计验证语言将简化验证程序的设计工作.在分析研究了先进验证技术的特点后,将其与总线设计的特征相结合寻找应用点,并将其应用于基于龙芯2E CPU的多处理器桥接芯片的SysAD总线部分的验证平台实现中.使用了仿效系统的结构,结合受限随机成生和全面的断言机制,并使用多种方案分阶段完成对总线的操作功能和时序的有效检查.根据研究的内容和验证平台建立的过程以及运行仿真的经验给出了在芯片设计过程中的参考验证方案,为芯片设计中验证的设计和执行提供有效指导.
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