【摘 要】
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随着通信技术和集成电路工艺技术的发展,数字信号处理和传输的速度越来越快,同时模拟信号和数字信号之间的转换速率也越来越快,对时钟信号质量的要求越来越苛刻,这些都急需设
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随着通信技术和集成电路工艺技术的发展,数字信号处理和传输的速度越来越快,同时模拟信号和数字信号之间的转换速率也越来越快,对时钟信号质量的要求越来越苛刻,这些都急需设计高性能的时钟发生器。时钟发生器可广泛应用于接口电路、专用集成电路、时钟数据恢复和微处理器中。在对时钟发生器原理进行分析和研究的基础上,本文设计了一种低功耗、小抖动、基于延迟锁相环的时钟发生器。该时钟发生器包括时钟锁相电路、倍频器和抗谐波锁定电路三部分。时钟锁相电路(Delay-Locked Loop, DLL)部分与传统的DLL相比,增加了相位误差补偿模块,从而可以时刻保持跟踪由外界环境变化引起的任何潜在相位误差。倍频器部分倍频系数可编程,可以实现参考时钟的×2、4、×6、×12倍频,且脉冲组合电路主要由MOS管构成,而不是由大量的逻辑门构成,从而减小了抖动和功耗。抗谐波锁定电路可以在很宽范围内检测出DLL是否处于谐波锁定状态,且只用了多相时钟中的两个。本文采用SMIC 0.18μm CMOS标准工艺,电源电压为1.8V,利用spectre和HSIM仿真器对基于延迟锁相环的时钟发生器进行仿真验证。参考时钟的频率范围为25MHz~150MHz。仿真结果表明,时钟发生器中的DLL在启动15个参考时钟周期内实现锁定,生成24相时钟,相邻两个时钟的相位差为15度。24相时钟作为倍频器的输入,根据不同用户码,实现对参考时钟的×2、×4、×6、×12倍频,得到占空比为50%的倍频时钟。
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