【摘 要】
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在无线通信系统中,频率综合器（Frequency Synthesizer,FS）是一个不可或缺的重要组成部分,基于锁相环（Phase Locked Loop,PLL）实现的FS是比较主流且性能较好的选择。随着无线系统的发展,对于FS的要求也日益提高,尤其是分数型锁相环（Fractional PLL,F-PLL）因其可以实现分数输出频率,从而在改善PLL的整体性能上的优势非常明显。而在F-PLL中,
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在无线通信系统中,频率综合器（Frequency Synthesizer,FS）是一个不可或缺的重要组成部分,基于锁相环（Phase Locked Loop,PLL）实现的FS是比较主流且性能较好的选择。随着无线系统的发展,对于FS的要求也日益提高,尤其是分数型锁相环（Fractional PLL,F-PLL）因其可以实现分数输出频率,从而在改善PLL的整体性能上的优势非常明显。而在F-PLL中,加入多种技术和电路可以实现更多的功能以及更高的性能。低功耗,低噪声,低杂散的F-PLL是目前研究的一个热点,有很好的发展前景和很大的挖掘潜力。本文首先介绍频率综合器和振荡器的理论基础,结合设计经验给出了各种架构的性能对比,同时针对IEEE 802.11b/g/n的协议要求,对最后的架构进行了详细设计和芯片级实现。针对振荡器子模块,对比了传统架构和新型架构的优缺点,实现了一款噪声循环低噪声振荡器。为降低环路功耗,引入了自动幅度控制环路与振荡器协同工作。为了验证以上方案的可行性,本课题在IEEE 802.11b/g/n协议下实现小数分频频率综合器的芯片设计。最终,在40nm CMOS工艺下,本文设计的小数分频频率综合器在仿真情况下,能够在3.216GHz输出的情况下有效实现-38.5d Bc的积分噪声和-53d Bc@40MHz的参考杂散,功耗低至3.5m W,其他指标满足IEEE 802.11b/g/n协议的各项基本要求。AAC的开机校准使得VCO的功耗降低20%-30%,证明了AAC结构降低VCO功耗的有效性。同时,典型条件下的环路相位噪声分别为-83d Bc/Hz@1k Hz,-93d Bc/Hz@10k Hz,-98d Bc/Hz@100k Hz,-113d Bc/Hz@1MHz,-140d Bc/Hz@10MHz。
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