论文部分内容阅读
数字图像编码(压缩)多年来都是一块活跃的研究领域，已有很多成功的编码技术被开发出来，其中不少技术被诸如JPEG和JPEG2000这样的国际标准所接纳。JPEG2000是新一代图像编码国际标准，它具有许多优越的编码特性，并最终生成一个可任意截断的嵌入式码流。这源于该标准采用了离散小波变换、基于上下文的二进制算术编码(Context-BasedBiIIarv Arithmetic Coder，CABAC)和率失真最优化(Rate-Distortion Optimization，RDO)等技术。
本文围绕JPEG2000中的算术编码和率失真最优化技术，详细分析了算术编码的上下文建模过程以及算术编码的整体编码性能，在分析的基础上提出可行的位平面并行算术编码技术，并完成了JPEG2000并行算术编码的电路结构设计；结合并行算术编码技术提出了行之有效的并行RDO技术；针对渐进传输应用，提出了作用于算术编码的改进的渐进率控制技术。研究成果包括以下几个方面：
第一，从JPEG2000算术编码的上下文建模分析入手，详细分析了并行建模的输出特性以及它对并行编码的影响。根据并行上下文建模的特点，提出编码的时钟周期实际可分为溢出周期、常规周期和可用周期；这3类时钟周期在并行算术编码器的电路结构设计中客观存在，且对编码性能产生不同的影响。在大量实验数据的基础上，我们统计出这3类时钟周期的分布特性，进而分析了它们对编码性能的真实影响，提出并行技术的可行方向。实验结果表明，不同位平面之间的算术编码资源存在一定的互补性，而这种互补性将有效地提高并行编码的性能和电路的执行效率。
第二，提出适于集成电路设计的位平面并行算术编码技术，完成了JPEG2000位平面并行编码器的电路结构设计。通过上一阶段的分析结果，我们提出了两项并行编码技术：数据对整理和灵活的算术编码器技术。数据对整理技术实现了一种互补形式的电路结构设计，使该设计达到了单时钟周期编码一个小波系数的性能；灵活的算术编码器技术实现了在单时钟周期内完成两个符号的编码，并提出了一种改进的先进先出(First In First Out，FIFO)寄存器结构来完成比特填充及编码输出。实验结果表明，在相同条件下编码同样尺寸大小的图像，本文的设计较常规并行结构设计减少了24％左右的计算时间，而电路资源消耗基本相当。
在0.18-μm的工艺条件下，本电路结构设计约需15万门，估计工作频率可达110MHz。
第三，提出了行之有效的位平面并行率失真最优化技术。RDO是图像有损压缩应用中的关键技术之一，它保证了在给定码率条件下解码重构图像的质量最佳。并行RDO技术与常规的RDO技术和现有的改进方法不同，它能独立处理各位平面的码流和率失真对，提供了并行处理能力且易于硬件设计与实现。该技术能提高RDO的处理速度，并能很好地集成到JPEG2000并行编码器中。实验结果表明，并行率失真最优化技术能显著减少计算时间和编码传输延时，与JPEG2000验证模型(Verification Model，VM)8.5版本的结果比较，在相同码率条件下，使用该技术也可取得与之相当的编码效果，解码图像的峰值信噪比(PeakSignal-Noise Rate，PSNR)可达最优。
第四，提出了一种改进的渐进式率失真最优化技术。我们使用了上一阶段的分析结果和位平面内局部率失真最优化的方法，并提出了码流截断细化技术，从而形成了一种改进的渐进式RDO技术。与现有渐进方法不同的是，该技术能在位平面内消除绝大部分的凸点，且保持了最终输出码流的结构。实验结果表明，该技术较现有方法能取得更为精细的率控制结果，并可取得了与VM 8.5几乎一致的RDO结果，保证解码图像的PSNR性能。
我们的主要创新点如下：
通过对JPEG2000算术编码中并行上下文建模的分析，利用不同位平面之间算术编码资源的互补特性，提出可行的并行编码技术及其电路结构设计。在一定程度上消除了常规并行结构设计的弊端，明显提高了并行编码的性能和电路的执行效率；
分析JPEG2000率失真最优化技术的算法本质，采用位平面并行处理的思想，首次提出了并行RDO技术。该技术将并行编码的设计思路从无损压缩应用推广到有损压缩应用。
此外，我们还改进了现有的渐进RDO技术，既实现了RDO的渐进式处理，又消除了现有方法造成的输出码流结构复杂的缺点。