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随着集成电路工艺进入深亚微米,芯片频率不断提升,中央处理器(CPU)对数据的访存成为性能瓶颈。通过采用DDR(Double Data,Rate)内存技术可以大幅提高数据访存速率和带宽,但是DDR内存接口时序要求复杂平衡要求严格,所以专门采用DDR内存控制器模块来处理复杂的时序,这也就决定了DDR内存控制器的物理设计和实现的复杂程度,因此急切需要总结一套适合其高速、时序复杂等特性且工作效率高的物理设计和实现流程。
北京大学微处理器研发中心的PKUnity-3(65)系列系统芯片(System-on-a-Chip,SoC)为了实现高速访存,集成了DDR3内存控制器,作者研究生阶段主要负责系统芯片中DDR3内存控制器模块的物理集成工作,从最开始的RTL的逻辑综合,经历插入扫描链、芯片规划、物理综合、时钟树综合、布线、时序优化、静态时序分析、功耗分析,到最后的物理验证导出GDS版图,在物理设计和实现的R2G(Rtl to Gds)过程中,解决了一系列的问题,成功实现DDR3内存控制器的物理集成,达到目标频率533MHz,并且读写时钟和读写数据的延迟扭斜(Skew)保证在30ps以下,满足设计要求,芯片流片后实测频率达到667MHz,达到设计的各项指标。
本文以北京大学微处理器研发中心的PKUnity-3(65)系统芯片中的DDR3内存控制器模块为研究对象,通过不断试验探索,总结出一整套适合于DDR3内存控制器模块的物理设计和实现流程,并介绍了其中的关键技术的实现方法,最后比较了这些方法相对于传统方法的优势。这些技术包括:DDR I/O集成技术、芯片规划技术、小模块硬化实现平衡关键路径上单元的摆放技术,人工进行时钟树综合技术、时序平衡自动调节技术等。
实践证明,这套流程适合于DDR3内存控制器这样的高速且时序要求复杂的模块的物理设计和实现,在保证时序要求的前提下,能够基本实现流程的自动化,从而大大缩短芯片设计时间,节约成本。该流程对于其他模块的物理设计和实现具有较强的参考价值。