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集成电路设计和工艺技术的飞速发展，以及应用市场不断增长的需求，对高性能电路特别是高速、低功耗SOC设计提出了更高的要求。而时钟网络设计的研究，是高性能SOC设计中最有挑战性最重要的部分之一。深亚微米集成电路工艺条件下，工艺参数的变化严重地影响了电路的性能，集成电路设计和集成电路工艺的联系愈来愈紧密，可制造性设计成为最近几年集成电路CAD领域的研究热点。如何设计对工艺参数变化有容忍性的时钟网络是可制造性设计研究中的一个分支。其中，时钟偏差分析与优化是时钟网络设计中的两个很重要的步骤。本文的研究内容是工艺参数变化下的时钟偏差分析与优化。
工艺参数的变化引起时钟偏差的不确定性，这种不确定性严重影响了高速时钟网络的性能。在考虑工艺参数变化的时钟偏差分析方面，本文首先提出电路裁减的方法，以降低电路的规模。然后建立基于仿射算术的缓冲器和互连线延时模型，提出自底而上的时钟偏差边界估计算法BU-AA和自顶往下的时钟偏差概率分布估计算法TD-AA，自顶往下的算法还可以计算每条时钟路径成为最长路径的概率。通过与蒙特卡罗方法结果的比较，验证了本文的算法的有效性。
考虑工艺参数变化的时钟偏差优化方面，在国内外已发表的算法基础上，本文主要研究在固定时钟周期下时序成品率驱动的时钟偏差优化算法。首先，将传统的时序约束图拓展为统计时序约束图。利用统计静态时序分析的结果，将时序电路转化为统计时序约束图。然后，提出一个新的判断关键环的标准，利用最小费用/时间比值环算法寻找关键环，并按比例分配关键环中的时钟偏差安全余量。实验结果发现，我们提出的时钟偏差优化算法comp-Prop相对于已有的算法可以更进一步提高集成电路成品率。