【摘 要】
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该文采用高层设计方法对中频数字处理器中的数字分路器进行设计.首先,通过对实现数字分路器的几种算法进行分析和比较,确定出采用加权叠接相加算法来进行数字分路器的ASIC设
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该文采用高层设计方法对中频数字处理器中的数字分路器进行设计.首先,通过对实现数字分路器的几种算法进行分析和比较,确定出采用加权叠接相加算法来进行数字分路器的ASIC设计;然后通过系统级仿真得出数字分路器硬件实现时所需的参数,提出了数字分路器的硬件实现结构;接着从ASIC实现和星上环境对器件的特殊要求方面考虑提出了加窗混叠模块的具体实现结构,采用VHDL语言对其进行设计,功能仿真和时序仿真通过后,将其用FPGA实现,并对硬件电路进行了测试,测试结果和仿真结果完全一致,最终证明了所提出的加窗混叠模块结构的正确性.最后,提出了数字分路器的ASIC实现方式,对其中需要考虑的问题作了一定的探讨.
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