【摘 要】
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21世纪是互联网快速发展的时代,网络在给人们带来便利的同时,也给人们带来了前所未有的安全威胁。加密技术是一种保护信息安全行之有效的手段,而加密算法中的高级加密标准(Ad
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21世纪是互联网快速发展的时代,网络在给人们带来便利的同时,也给人们带来了前所未有的安全威胁。加密技术是一种保护信息安全行之有效的手段,而加密算法中的高级加密标准(Advanced Encryption Standard,AES)自公布以来,广泛应用于很多领域,在保护人们信息安全方面起到了关键作用。本文主要设计了一种基于FPGA(Field Programmable Gate Array)的AES算法加解密硬件结构,该结构支持128/192/256位3种不同长度的密钥,采用非反馈模式混合流水线结构,充分利用了FPGA并行计算的优势,提高了AES算法加解密的吞吐量。在保证AES算法正确的基础上,本文在吞吐量和面积两个方面进行了优化,主要工作如下:(1)采用先计算的方法解决使用复合域组合逻辑实现AES算法吞吐量较低的问题。本文采用先计算技术去除和合并字乘法逆中某些计算过程来减少关键路径延迟,重新划分流水线级数。优化后的乘法逆在消耗额外的异或门和4位选择器的情况下,其关键路径上逻辑门的数量降低了32%。(2)采用共享资源的方法来减少面积。本文通过复用字节替换和逆字节替换中的乘法逆运算来减少面积,与此同时,把逆列混合的常量矩阵分解为两个常量矩阵,其中一个为列混合的常量矩阵,另一个为新的常量矩阵,使逆列混合能够复用列混合从而达到减少面积的目的。(3)对AES加解密算法进行了硬件设计,基于Verilog HDL语言编码实现,并在Modulsim 10.4环境下进行了功能仿真,使用Xilinx ISE14.7在多种不同型号的FPGA下进行了综合,得到所需的性能参数,并和前人的研究成果进行比较。功能仿真结果表明,本文所设计的AES加解密硬件结构能够正确进行加解密,综合报告显示,在FPGA Kintex-7 xc7k410T tfbg676-2下,最大工作频率为756.23Mhz,吞吐量为96.80Gbps,吞吐量/面积为4.54 Mbps/slice,满足了课题组预期的要求。
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