基于布尔过程论的HDL波形表示方法与仿真

• 作 者: 高永红
• 机 构: 哈尔滨工程大学
• 出 处: 哈尔滨工程大学
• 发表日期: 2002年期
• 关键词: 布尔过程论 Verilog HDL VHDL 波形 延迟 竞争冒险 仿真

随着VLSI技术的迅速发展及广泛应用，VLSI系统对设计的复杂性、设计的可靠性和开发周期都提出了更高的要求。硬件描述语言为数字系统的设计和存档提供了一种具备形式化、层次化和规范化的良好描述手段。 布尔过程理论是近年来提出的一种新的电路表示的解析方法。它把逻辑和延迟有机地结合起来，并以波形形式表示连续时间上的电路状态，能更加准确的进行定时分析。 本文首先对两种硬件描述语言Verilog HDL和VHDL在语义、语法及硬件建模方法进行了详细的描述，说明它们在硬件电路波形表示方面有较强的设计与仿真能力。并在布尔过程论中定义波形的基础上，说明了逻辑与时序在波形多项式中的结合方法，建立了接近实际电路的解析延迟模型。然后，对硬件描述语言表达波形的方法如延迟和竞争冒险方面进行了分析和阐述。为了进一步地验证硬件描述语言表达波形方法的有效性，结合组合电路和时序电路进行波形仿真，并对此过程中涉及的关键问题与相应的算法进行了详细的论述。其中，编排级数法确定了组合逻辑的层次关系；通路敏化输入波形方法决定了最小时钟周期；基于周期的同步时序电路的仿真算法加快了仿真的速度等。