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伴随着无线通信的应用需求逐渐从传统的语音过渡到日益增大的数据,无线通信系统的标准在二十年的时间里不断的演进。至今,由第三代合作伙伴(3GPP)主导指定的长期演进技术(LTE)以及国际电机电子工程学会(IEEE)制定的IEEE 802.11无线局域网标准已逐渐成为无线通信两个最主要、应用最为普及的标准。受益于半导体制造工艺和技术的快速进步,无线通信收发系统也在朝着模块高度集成化,支持多频段多制式的方向在发展。多频带和多制式决定了收发系统需要支持很宽的频率范围和具备很强的抗干扰能力,并且系统要能在不同的频带中快速切换。这对无线收发信机中的频率合成模块提出了频带范围宽,相位噪声好,锁定时间快,锁定相差小,捕捉范围大等要求。在众多结构的频率综合器中,Σ-Δ小数频率综合器凭借着良好的相位噪声,低频谱杂散,和易于与数字电路部分集成以及鉴相频率不受信道间隔的制约等优势成为现代无线通信收发系统当中最广泛的选择。针对于上述要求,本文对频率综合器的设计展开了全面的讨论和研究。首先介绍了锁相频率综合器的基本工作原理和结构,重点讨论了高阶无源滤波器电荷泵锁相环的数学模型,推导了环路增益,锁定时间,锁相环的稳定度,相位裕量等性能参数。接下来描述了频率综合器的子模块电路以及各模块的工作原理和关键性能指标,分析了频综的噪声来源,不同模块噪声对环路的作用和相位噪声其对整个收发系统的性能影响。对频综的动态特性,本文根据频综的初始状态将其分为跟踪和捕捉做了详细的分析和推导。根据3GPP LTE/LTE Advanced和IEEE 802.11ac通信协议的指标要求,本文给出了收发信机结构并推算出其中小数频综的性能指标要求。对小数频综进行了系统设计和环路参数计算,采用了EDA仿真软件对小数频综进行了行为级建模和环路参数计算结果的验证。将频率综合器总体性能指标要求进一步分解,本文在接下来的章节设计了频率综合器的子模块电路。子模块电路采用0.13μm CMOS工艺,设计包括了了鉴频鉴相器(PFD)和电荷泵(CP),高速分频器,双频段电感电容压控振荡器(LC-VCO),以及频综内的其它数字模块部分。鉴频鉴相器(PFD)、电荷泵(CP)对频率综合器的噪声、杂散等性能有着非常重要的影响。本文在传统的边沿触发型鉴频鉴相器结构的基础上,给出了一种基于TSPC(True Single Phase Clock)D触发器的高精度鉴频鉴相器的设计,该鉴频鉴相器具有结构简单、功耗低、鉴相范围宽、无鉴相死区等优点。考虑到电荷泵的非理想因素以及电荷共享和注入问题,本文提出并设计出了一种采用误差放大器自偏置技术的电荷泵。对鉴频鉴相器和电荷泵进行了联合仿真,仿真结果显示所设计电路没有死区,鉴相范围,输出幅度等性能指标满足系统要求。压控振荡器在整个频综系统中提供频率输出,直接决定了频率综合器的调谐范围和带外相位噪声。为了解决宽带压控振荡器中的非理想因素,压控振荡器的设计使用了一种新的结构,这种结构在经典结构的基础上采用了开关交叉耦合对,高线性可变的电容和噪声滤波等技术,来优化电路的相位噪声,功耗,振荡幅度,调谐范围等性能。为达到宽的调谐范围,核心电路采用了4比特可选频段的开关电容调谐阵列。整个芯片包括焊盘面积为1.11*0.98 mm~2。测试结果表明,在1.2V电源电压下,两个频段压控振荡器所消耗的电流分别为3mA和4.5mA,压控振荡器的调谐范围为3.86~5.28GHz和3.14~3.88GHz。在振荡频率3.5GHz和4.2GHz上,1MHz频偏处,压控振荡器的相位噪声分别为-123dBc/Hz与-119dBc/Hz。小数频综的数字电路主要包含可编程分频器,Σ-Δ调制器,自动频率校准模块。可编程分频器工作在锁相环的最高频率,是锁相环中功耗最大的部分之一,因此降低功耗是可编程分频器设计的关键。本文采用基于2/3分频器级联的可编程分频器结构,频率逐级降低,总体消耗的功耗较小。同时利用Σ-Δ调制器的随机输出特性,小数频综的杂散得到了很好的抑制,另外Σ-Δ调制器的噪声成形作用还能将频率合成器的带内相位噪声移至高频,并在锁相环环路中滤除。由于VCO采用开关电容阵列将每个频段被分成了16个子频段,这就需要自动频率校准模块(AFC)在环路分频比改变后,将VCO选定在相应的子频带上。仿真结果验证了数字模块工作流程正确,满足系统要求。