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近年来,随着数字信号处理技术的发展,系统对于模数转换器在高速率高精度及低功耗三方面的需求不断提升。传统的Pipeline ADC具有高速、高精度的优点,但是存在高功耗的问题;SAR ADC虽然能满足低功耗要求,但是速度和精度却只能限制在100MS/s和10位精度以下。为了在精度、速度、功耗达到较好的平衡,新型ADC结构Pipelined SAR ADC结构引起人们的广泛关注。本论文将基于Global Foundry 180nm CMOS工艺技术,研究设计一款采样率20MHz的高能效12位Pipelined SAR ADC。为了实现Pipelined SAR ADC的高能效,本设计主要围绕Pipelined SAR ADC低功耗的结构、引入自定时序逻辑、减小放大器能耗、降低电源电压等方面开展工作。第一,低功耗结构。本设计采用了全电容结构的子级逐次逼近模数转换器代替传统的容阻结构式的逐次逼近模数转换器,兼顾降低能耗及提高速度。使用电容翻转结构方法联接两级子级逐次逼近模数转换器代替传统流水线原有的MDAC级联的思路,简化电路结构。第二,逻辑时序控制。本设计采用移位寄存器电路实现各个模块及两级间工作状态的有效控制。设计按两方面的进行:(1)单级子级模数转换器时序的设计。设计运用移位寄存器及控制电路使子级模块电路满足特定的时间特定的模块工作,从而减少单级电路的功耗。(2)两级联接的同步实现。基于单级电路的复杂时序,本文设计两级同步响应的控制模块,准确实现前级子级模数转换器的放大输出工作状态对应于后级子级模数转换器的采样状态,从而保证整体电路正常工作。第三,减小放大器的能耗。本设计采用了1/4放大原理,即用放大32倍的电路代替传统的放大128倍电路,减小放大器的输出幅度,降低放大器功耗。第四,降低电源电压。本设计的电源电压由1.8 V调整为1.2 V,通过降低电源电压有效地降低电路的功耗,提高ADC的能效。本文提出的Pipelined SAR ADC的前仿真结果表明:差分非线性DNL为-0.3LSB~+0.3LSB,积分非线性INL为-0.5LSB~+0.3LSB,可见静态性能比较理想;信噪失真比SNDR为69.9064 d B,有效位ENOB为11.32,功耗为132μW,综合指标FOM为30.5f J/c.-s.(目前高能效ADC的FOM一般在100f J/c.-s.以内)。芯片核心版图面积为1400μm×400μm。后仿结果表明有效位ENOB为11.19,FOM为31.53f J/c.-s.。本文设计的12位Pipelined SAR ADC初步达到了设计目标。