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布图规划是 ASIC芯片物理设计的第一步，也是芯片设计在物理阶段的重点，它的好坏直接关系到整个芯片的质量。在布图规划阶段，芯片中电路模块的形状和尺寸都不固定，这种灵活性意味着设计者有足够的自由设计芯片的内部结构；同样的，布图规划也是最需要有丰富经验积累的阶段。所以本文选择对芯片物理设计中的布图规划过程进行探究，并完成了一款ASIC芯片的布图规划设计。 随着芯片工作频率的一再提高，时序也已经成为决定芯片性能的关键因素。本文从最小化时钟偏差出发，制订了分两步做时钟树综合的策略，先做功能型时钟的时钟树综合，再做扫描时钟的时钟树综合。并编写了时钟树综合需要的说明文件，完成了时钟树综合并得到了满意的结果。 这款 ASIC芯片采用的 tsmc40nm工艺。在芯片布图规划阶段采用的是Cadence公司的EDI物理设计平台进行分析设计，主要完成了芯片尺寸的确定，宏模块的摆放，电源网络设计，pad摆放；在时钟树综合阶段完成了时钟树结构设计，并得到了满足性能需求的时钟树网络；在静态时序分析阶段主要完成不同分析阶段时钟约束文件的编写，静态时序分析及ECO修改。