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时钟数据恢复(CDR)电路是数字通信领域中不可缺少的关键电路，它从接收信号中提取出时钟信息，同时调整好相位，以确保数据转换电路的正确采样，因此它的性能直接影响了接收机的误码率。随着通信数率的不断提高，人们对数字通信系统的速度提出了更高的要求，而数据时钟恢复电路正是速度提高的主要瓶颈。
本文基于IP核设计实现了应用于高速串行接口芯片中的时钟数字恢复电路，并且与数字工艺兼容。
本文首先介绍了时钟数据恢复电路的基本原理及研究现状从数据时钟恢复电路的基本特性出发，讨论了常见的非理想因素，分析了时钟数据恢复电路的实现方式和基本结构。然后在分析了时钟恢复电路的基本原理的基础上着重研究了锁相环时钟恢复电路，包括电路结构和噪声分析。通过比较各模块的不同结构，分析了其优缺点。
系统采用基于相位插值(PI)的双环路时钟数据恢复(CDR)结构，这种结构稳定性好、锁定时间短、无抖动成峰、工作频率范围大。
时钟数据恢复(CDR)环路与主信号通路分别选择带宽，提高系统的抖动特性；多通路复用主电路锁相环(MPLL)，提高系统的集成性；电路大部分采用数字实现，对衬底噪声实现较好的抑制，外界电源、温度等噪声因素对电路的影响较小；电路不需要LC等片外元件，实现了全芯片集成；多路复用锁相(PLL)环路，输出抖动小，线性差值小。
本文采用smic130nm工艺和1.2V电源设计了兼容三种数据传输总线协议的全数字工艺数据时钟恢复IP核。